バスアーキテクチャ
Cortex-M7のインターフェースには、AXIM、ITCM、DTCM、AHBP、EPPBの様々なバスインターフェースが存在します。そして、各メモリ領域に接続されるメモリの種類、用途によって最適化されています。
最近の記事
execution pipeline
FPU: A pipeline optimized for single precision (SP).The interior is physically divided into two pipelines: one is a simple arithmetic …
実行パイプライン
FPU：単精度（SP：single precision）のために最適化されたパイプラインです。内部は物理的に、2つのパイプラインに分かれており、ひとつが加算等の単純演算パイプライン、もうひとつが乗算、除算等の演算パイプラインです。
命令発行とデュアル発行の制限
スーパースカラ方式のパイプラインの工程を大きく分けると、命令フェッチから命令デコード（Decode）、命令発行（Issue）までの前半と、命令を実行する後半に分けられます。前半を命令発行パイプラインと呼び、後半を命令実行パイプラインと呼びます。
Restrictions on instruction issuance and dual issuance
The process of a superscalar pipeline can be broadly divided into the first half of the process from instruction fetching …
Core registers, interrupts and exception handling
The Cortex-M7, like the Cortex-M3/M4, features NVIC: Nested Vectored Interrupt Controller, which is the same as the Cortex-M3/M4.Interrupt handling has …
コアレジスタ、割り込みと例外処理
Cortex-M7でもCortex-M3/M4と同じように、統合ネスト型ベクタ割り込みコントローラ（NVIC： Nested Vectored Interrupt Controller）を搭載しており、割り込み処理は少ないオーバーヘッドと割り込み性能の最適化が行われています。
Pipeline, memory map
It's a dual superscara, so there are two ALU.It fetches the code in 64bit, decodes two instructions simultaneously, and issues …
パイプライン、メモリマップ
デュアルのスーパースカラなので、ALUが2つあります。コードを64bitでフェッチしてきて、2命令を同時にデコードして、デコードした結果を、2つのALUに発行します。そして同時実行します。そのため、前述した様にCoreMarkもDMIPSもCortex-M4の2倍近い演算能力になっています。
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